鉅亨網編譯陳韋廷
AI新聞摘要AI晶片的競爭，正從「誰能把電晶體做小」轉向「誰能把更多晶片封得進同一塊底座」。隨著大模型參數規模與推理複雜度飆升，單顆GPU已無法獨立扛起算力與記憶體頻寬需求，Chiplet(小晶片)與HBM被迫塞進同一先進封裝，封裝尺寸連十年膨脹，逐步逼近光刻機單次曝光的「光罩極限」。
根據集邦諮詢(TrendForce)最新報告指出，儘管英特爾以EMIB-T方案積極爭取AI晶片客戶，但台積電CoWoS-L憑藉技術成熟度與良率優勢，預計到2028年仍將是AI晶片主流先進封裝方案；先進封裝因此正式成為算力競爭的戰略基礎設施。
先進製程微縮成本驟增，業界轉而靠異質整合延續性能成長。以輝達Rubin平台為例，單顆GPU配HBM4、可提供288GB顯存與22TB/s頻寬；超微MI455X則由8個運算晶片組成。運算單片與HBM數量同步增加，壓力直接傳導到封裝環節。
台積電CoWoS矽中介層面積，已從2016年約1.5倍光罩(约1287mm²)擴至目前3.3倍(约2831mm²)，Blackwell世代約3.3倍光罩，Rubin預計達4倍，台積電並規劃2026年推進到5.5倍、約4719mm²，2028年備妥9.5倍、2029年挑戰14倍以上規格。
台積電CoWoS家族分S、R、L三條路線。CoWoS-S採整片矽中介層；CoWoS-R改用重佈線層(RDL)；CoWoS-L則在RDL中嵌入「局部矽互連(LSI)」小晶片，只在需要高密互連的區域使用矽橋，其餘由RDL負責供電與訊號扇出。這種「局部高密度＋大面積擴展」架構，兼顧互連密度與成本，成為超大AI晶片首選。
目前，輝達與超微AI加速器已採用CoWoS-L；Meta的MTIA 400預計2026年量產，亞馬遜AWS、微軟自研ASIC可望2027年導入。台積電並已將5.5倍光罩CoWoS-L推向規模量產，多家AI客戶產品良率穩定超過98%，部分達99%。
英特爾則不走大面積矽中介層路線，而以EMIB(嵌入式多晶片互連橋)在局部嵌入矽橋。新一代EMIB-T更導入矽通孔(TSV)，讓電流垂直穿橋直送晶片，解決高功耗AI晶片的供電瓶頸。
英特爾在ECTC 2026展示的關鍵數據包括首層互連凸點間距縮至25微米、封裝尺寸達120×120mm、單封裝整合超過9倍光罩面積運算與儲存矽內容，HBM4e速率突破12Gb/s、UCIe介面達64Gb/s。由於省去昂貴大矽中介層，EMIB-T具成本結構優勢，集邦諮詢預估谷歌可望2027年導入EMIB-T，AWS則在測試階段。
隨著封裝持續放大，訊號完整性、電源完整性、散熱、良率與成本同步施壓。AI加速器高功耗下，晶片橫向鋪開仍受物理空間限制；單一封裝內多顆運算Die、HBM與互連結構任一環節失效，即拖累整體良率。台積電CoWoS量產十年、良率站穩九成以上，成為客戶不敢輕易換軌的關鍵。
3D堆疊技術如台積電SoIC雖能再提升單位面積密度，但需多次流片與多套光罩，散熱與供電更難解，成本與良率短期難匹配大規模AI訓練晶片需求，因此2.5D在現階段仍是主流。
集邦諮詢研判指出，未來幾年AI晶片封裝競爭將圍繞「更大尺寸、更高互連密度」展開，但勝負不再只看面積，而是系統級協同設計能力——從晶片架構、封裝佈局到散熱供電一起定義。
對台積電而言，CoWoS-L鎖定高階市場與產能話語權；對英特爾而言，EMIB-T是代工業務翻身的關鍵變量。當光罩極限被一步步推開，AI晶片的下一場戰爭，不在晶圓廠的曝光機，而在封裝線上的那塊「底座」。
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