光電整合
隨著共同封裝光學(CPO)加速邁向 PIC、EIC 三維異質整合,測試驗證也迎來關鍵升級。先進鍵合後可能新增介面缺陷、對位偏差與晶圓翹曲等失效風險,產業因此導入 Insertion 2 測試,將良率管控從單一元件延伸至鍵合後的光電互連品質,避免不良品進入高成本封裝階段。
隨著共同封裝光學(CPO)加速邁向 PIC、EIC 三維異質整合,測試驗證也迎來關鍵升級。先進鍵合後可能新增介面缺陷、對位偏差與晶圓翹曲等失效風險,產業因此導入 Insertion 2 測試,將良率管控從單一元件延伸至鍵合後的光電互連品質,避免不良品進入高成本封裝階段。