路透：華為「韜定律」以速度換空間 力圖繞過美半導體禁令

面對美國自 2019 年以來嚴厲的技術封鎖，華為近期提出了一項名為「韜定律」(Tau Scaling Law) 的新晶片設計原理。據《路透》分析認為，這意味著華為的戰略重心從傳統追求「縮小晶體管尺寸」轉向「提升信號傳輸速度」，旨在突破因無法獲得先進設備而面臨的發展瓶頸。

長期以來，半導體行業遵循摩爾定律 (Moore"s Law)，即晶體管數量約每兩年翻倍。然而，受到美國制裁影響，中國無法進口艾司摩爾 (ASML) 最先進的極紫外 (EUV) 光刻機，導致製程微縮受阻。

華為海思總裁何庭波指出，雖然摩爾定律在未來十年內必將面臨物理極限，但華為因外部限制而「更早遇到了這堵牆」。

為此，華為提出了「邏輯摺疊」技術，試圖將邏輯、模擬和存儲電路以垂直堆疊的方式進行更緊密的連接。華為首席科學家廖恆表示，這項技術透過精細切割邏輯電路的關鍵路徑並跨多層佈置，可能超越現有的 3D 積體電路堆疊技術，從而提升晶片的密度、效率和時脈速度。

輝達 (NVDA-US) 執行長黃仁勳在台北對此表示，這雖然是華為的突破，但對台積電 (TSM-US)(2330-TW) 不構成威脅。他指出，台積電在晶圓堆疊和 3D 封裝技術 (如 SoIC) 領域已領先近十年。此外，三星與 SK 海力士等記憶體大廠也早已利用類似技術來生產 AI 晶片組。

儘管願景宏大，但分析機構伯恩斯坦 (Bernstein) 警告，堆疊多層晶片會增加功率密度，帶來過熱風險，且生產良率與成本將是商業化的一大障礙。此外，這種新架構需要全新的電子設計自動化 (EDA) 軟體支援，這對目前依賴 Cadence 和 Synopsys 等美商工具的產業鏈提出了巨大考驗。

華為預計在今年晚些時候推出首款採用邏輯摺疊架構的新款麒麟 (Kirin) 晶片。據稱，與之前的單層設計相比，新晶片的能效將提升 41%，峰值運作速度提高近 13%。

然而，市場分析師認為，在缺乏良率數據與成本對比的情況下，這項技術是否能真正實現商業突破仍有待觀察。