全球首發！三星發表42奈米3D堆疊電晶體技術 垂直突破邏輯晶片極限

南韓三星電子近日在 2026 年 VLSI 超大規模積體電路研討會上宣布，全球首次實現閘極間距 42 奈米的 3D 堆疊電晶體 (3D Stacked FET) 技術。

傳統邏輯晶片依賴縮小電晶體橫向間距提升整合度，但若尺寸持續壓縮，薄層絕緣層易產生漏電干擾，但 3D 堆疊 FET 將原本並排放置的 N 型和 P 型電晶體上下堆疊，理論上一倍面積可容納兩倍電晶體。

三星表示，此概念已在 NAND 快閃記憶體的 V-NAND 和 DRAM 的高頻寬記憶體 (HBM) 中得到驗證，此次是首次在邏輯半導體領域實現。

三星在上下電晶體中均採用三層堆疊奈米片通道設計，42 奈米閘極間距低於先前業界 48 奈米的最小紀錄。

三星研究團隊也透過中間介質隔離層解決上下晶體管電氣隔離問題，並應用 RBC 直接連接上下電晶體。

三星預估，該技術將用於 AI 和高效能運算 (HPC) 的下一代邏輯晶片。研究團隊表示，垂直堆疊結構可使同面積電晶體數量倍增，電力和性能理論上可獲得兩倍提升，三星打算繼續推進商業化研究。

電晶體從平面到 FinFET 再到環柵，三代演進都在提升電流控制精度。3D 堆疊 FET 改走垂直路線，成為下一代晶片製程的關鍵技術。